Vexon-1 ist ein lizenzierbares NPU-Chip-Design aus Deutschland für Edge-KI und lokale Sprachmodelle. Die Multi-Tile-Architektur kombiniert einen eigenen RISC-V-Kontrollkern mit Hardware-Attention und On-Chip-KV-Cache. Aktueller Stand: in Hardware nachgewiesen auf zwei FPGA-Plattformen (AMD Kria KV260 und Zynq UltraScale+ ZU15EG), bis zu drei Kacheln parallel, bit-exakt gegen das Referenzmodell; die ASIC-Stufe ist in Vorbereitung.

Für welche Anwendungen ist Vexon-1 gedacht?

Vexon-1 ist für Edge-AI ausgelegt: lokale Sprachmodelle ohne Cloud, DSGVO-konforme KI in Industrie-, Defense- und Public-Sector-Szenarien. Überall dort, wo Daten nicht abfließen dürfen und Souveränität, Latenz oder Verfügbarkeit kritisch sind.

Welche Lizenzmodelle bietet NeuroVexon an?

Drei Pfade: (1) IP-Lizenzierung als primäres Modell — Partner integrieren den Vexon-1-NPU-Block in ihren eigenen SoC, mit Lizenzgebühren plus Royalty pro Chip. (2) Chip-Verkauf als eigenständiges Bauteil für Kunden ohne Custom-SoC. (3) Appliance / OEM-Modul für direkten Endkunden-Einsatz. Konditionen werden vertraulich besprochen.

Was macht Vexon-1 einzigartig?

Drei als Gebrauchsmuster eingetragene Hardware-Mechanismen: Sparse-Attention-Fusion (Null-Operanden in der Attention überspringen), Adaptive Precision (automatische Umschaltung der Rechen-Genauigkeit) und Hardware-KV-Cache (On-Chip-Speicher für Sprachmodell-Zustände), ergänzt um Multi-Tile-Parallelisierung und Hardware-Attention. Alle fünf Kernmechanismen sind auf FPGA-Hardware nachgemessen. Das IP ist vollständig eigenentwickelt und lizenzierbar.

Wann ist die ASIC-Stufe geplant?

2026 H2 läuft die Skalierung: zweite FPGA-Plattform, bis zu drei Kacheln parallel, eigener RISC-V-Kontrollkern mit Firmware — in Hardware nachgewiesen. 2027 folgt die ASIC-Stufe mit ersten Foundry-Partnerschaften, 2027/28 Engineering-Samples zur Silicon-Validierung. Wir veröffentlichen keine Termine, die wir nicht halten können — verbindliche Daten folgen mit dem Foundry-Vertrag.

Wer ist Ansprechpartner für Lizenz- und Pilot-Anfragen?

Direkter Ansprechpartner ist Serkan Bicen, Geschäftsführer NeuroVexon UG. Vertrauliche Anfragen an info@neurovexon.com. Engineering und Vertrags-Verhandlung erfolgen vollständig in Deutschland — direkter Dialog, kein Ticket-System.

Roadmap

Vom RTL bis zur Production. Sechs Meilensteine — FPGA-verifiziert oder in Vorbereitung.

2025Abgeschlossen

R&D + RTL

Architektur-Design, erste Tile-Implementierung, Simulations-Verifikation. 21 Hardware-Module, ca. 4.000 Zeilen Verilog.

2026 H1Abgeschlossen

FPGA-Verifikation

DMA-Datenpfad bit-exakt; TinyLlama-1.1B generiert Tokens mit der NPU im Datenpfad. Alle fünf Kern-Innovationen in eigener Hardware verifiziert (9/9 Korrektheits-Tests). TRL 5 bestätigt.

2026 H2Aktuell

Skalierung & Firmware

Zweite, größere FPGA-Plattform; bis zu drei Kacheln parallel hardware-verifiziert, bit-exakt; Rechenwerk 32×32; eigener RISC-V-Sequencer (neue Abläufe als Firmware); eigenes Linux-Image mit Treiber-Stack; 92 % Code-Coverage über das Kern-RTL. Als Nächstes: Sensor-Benchmarks an realer Signallast.

2027In Vorbereitung

ASIC-Stufe

Foundry-Partnerschaften werden evaluiert. Erste Engineering-Samples zur Validierung.

2027/28Plan

Engineering-Samples

Bring-up auf realer Silicon-Hardware, Validierung der Architektur, erste Lizenz-Pilot-Vereinbarungen mit Industrie-Partnern.

2028+Vision

Production & Vexon-2

Volume-Lizenznehmer, größere Tile-Arrays, höhere Frequenz. Erste Schritte Richtung des langfristigen Traums: eigener Agentic AI Assistant auf NeuroVexon-Hardware.

Warum diese Roadmap realistisch ist

Wir veröffentlichen keine Versprechen, die wir nicht halten können. Was als ‚abgeschlossen' markiert ist, ist hardware-verifiziert und reproduzierbar. Was als ‚in Vorbereitung' markiert ist, wird mit Partnern aktiv vorbereitet. Was als ‚Vision' markiert ist, ist langfristig — aber konsequent.